電子元器件(jiàn)電路布局的(de)可靠性設計(ji)--跳線

    9. 6.1 電子線(xiàn)路的可靠性(xìng)設計原則
    采(cai)用各種電子(zǐ)元器件進行(háng)系統或整機(ji)線路設計時(shi)，設計師不僅(jin)必須考慮如(ru)何實現規定(dìng)的功能，而💜且(qie)應該考慮采(cǎi)用何種設計(jì)方案才能充(chōng)分發揮元😄器(qì)件固有可靠(kao)👌性的潛🐆力，提(tí)高系統或整(zhěng)機的可靠性(xìng)水平。這就是(shi)通常所說的(de)可靠性設計(jì)。
    電子線路的(de)可靠性設計(jì)是一個内容(rong)相當廣泛而(ér)具體的問題(ti)，采用不同類(lèi)型的器件或(huò)者要實現不(bú)同的電路功(gōng)能，都會有不(bú)同的可靠性(xìng)設計考慮。這(zhè)裏首先給出(chu)電子線路可(ke)靠性♉設計的(de)💜一些基本原(yuan)則，在8.6.2節再給(gěi)出幾種♉具體(ti)電路的設計(ji)規則。
    1. 簡化設(shè)計
由于可靠(kào)性是電路複(fu)雜性的函數(shù)，降低電路的(de)複🔴雜性可㊙️以(yi)🚶‍♀️相應的提高(gao)電路的可靠(kào)性，所以，在實(shí)現💰規定功能(neng)🥵的前提下，應(ying)盡量使電路(lù)結構簡單，最(zuì)大限度的減(jian)少所用元器(qì)件的類型和(hé)品種，提高元(yuan)器㊙️件的複用(yòng)率。這是提高(gao)電路可靠性(xing)的一🚩種簡單(dan)而🐅實用的方(fāng)法。
簡化設計(ji)的具體方案(an)可以根據實(shí)際情況來定(dìng)，一般使用的(de)方法有：
    (1)多個(ge)通道共用一(yī)個電路或器(qì)件。
    (2)在保證實(shi)現規定功能(neng)指标的前提(ti)下，多采用集(jí)成電路🌂，少采(cai)用😄分立器件(jian)，多采用規模(mó)較大的集成(cheng)電路，少采用(yòng)規模較小的(de)集成電路。集(jí)成度的提高(gāo)可以減少元(yuan)器件之間的(de)連線、接點以(yǐ)及封裝的數(shù)目，而這些連(lián)接點的可靠(kao)性常常是造(zào)成電路失效(xiao)的☂️主要原因(yīn)。
    (3)在邏輯電路(lu)的設計中，簡(jian)化設計的重(zhong)點應該放在(zai)減少✌️邏輯器(qì)件的數目，其(qi)次才是減少(shao)門或輸入端(duan)的數📧目。因♋爲(wèi)一般而言，與(yǔ)減少電路的(de)複雜度相比(bi)較，提高🐇電路(lu)的集成度對(dui)于提高系統(tǒng)可靠性的效(xiao)果更爲明顯(xian)。
    (4)多采用标準(zhǔn)化、系列化的(de)元器件，少采(cǎi)用特殊的或(huo)未經定☔型和(hé)考驗的元器(qì)件。
    (5)能用軟件(jian)完成的功能(neng)，不要用硬件(jian)實現。
    (6)能用數(shu)字電路實現(xiàn)的功能，不要(yao)用模拟電路(lù)完成♈，因🈲爲數(shù)字電🍉路的可(kě)靠性和标準(zhun)化程度相對(duì)較高。但是，有(yǒu)時模拟電路(lu)的功能用數(shù)字電路實現(xiàn)會導緻器件(jian)數目的明顯(xian)增加，這時就(jiu)要根📧據具體(tǐ)情況統籌考(kao)慮，力求選用(yòng)🔅最佳方案🈲。
    在(zài)簡化設計時(shi)應注意三點(diǎn)：：一是減少元(yuán)器件不會導(dǎo)緻其💘它元🔅器(qì)件承受應力(lì)的增加，或者(zhe)對其它元🏃🏻‍♂️器(qì)件🐆的性能要(yào)求更🙇‍♀️加苛刻(kè)；二是在用一(yi)種元器件完(wán)成多✍️種功能(néng)時，要确認該(gai)種器件在性(xing)能指标和可(kě)靠性方面是(shì)否能夠同時(shi)滿足幾個方(fang)面的要求；三(sān)是爲滿足系(xì)統安全性、穩(wěn)定性、可測性(xìng)、可維修性或(huò)降額和冗餘(yú)設計等的要(yào)求所增加的(de)電路或元🏃🏻器(qì)件不能省略(lue)。
    2. 低功耗設計(ji)
    電子系統向(xiang)着小型化和(he)高密度化發(fa)展，使得其内(nèi)部熱功💜率密(mì)度增加，可靠(kào)性随之降低(di)。降低電路的(de)👅功耗，是減少(shǎo)系統内😄部溫(wēn)升的主要途(tu)徑。這可以從(cong)💜兩方面着手(shou)，一是盡量采(cai)用低功耗器(qì)件，如在滿足(zú)工作速度🌈的(de)情況下🔱，盡量(liang)采用CMOS電路。而(er)不用TTL電路；二(er)是在完成規(guī)⛷️定功能的前(qián)提下，盡量簡(jiǎn)化邏輯電路(lù)，并更多的讓(rang)軟件來完成(cheng)硬件的功能(néng)，以減少🔞整機(ji)❓硬件的數量(liàng)。
    3. 保護電路設(shè)計
    電子系統(tǒng)在工作中可(kě)能會受到各(gè)種不适當應(yīng)力或⛷️外🆚界🏒幹(gàn)擾信号的影(ying)響，造成電路(lù)工作不正常(chang)，嚴重時會導(dao)緻内部器件(jian)的損壞。爲此(ci)，在電路設計(ji)中，有必要根(gen)據具體情況(kuàng)🌐設計必要的(de)保⚽護電路。如(ru)在電路的信(xìn)号輸入端設(she)計靜電🐇保護(hu)電路，在電源(yuan)輸入端設計(ji)浪湧幹擾抑(yi)制電路，在高(gāo)頻高速電路(lu)中🤞加入噪聲(shēng)抑制或吸收(shou)網絡。具體保(bǎo)護電路的🈲形(xíng)式可參閱本(ben)書有關章節(jie)。
    4. 靈敏度分析(xi)
    組成電子系(xì)統的各個電(diàn)路對于系統(tong)可靠性的貢(gòng)獻并🐕不🌈相同(tong)，而組成電路(lu)的各個元器(qi)件對于該電(dian)路可靠性的(de)貢獻也不會(huì)一樣。常常會(huì)有這樣的情(qíng)況，某個㊙️元器(qi)件的參數退(tuì)化嚴重，但對(dui)電路性能的(de)影響甚微；而(ér)另一個元器(qi)件稍有變化(hua)，就對電路性(xìng)能産生顯著(zhe)影響。這是因(yin)爲一個元器(qì)件對于電路(lu)🏃可靠性的影(yǐng)響（或一個子(zi)電路對于系(xi)統可靠性的(de)影響）不僅取(qǔ)決于🤞該元器(qi)件（或子電路(lù)）自身的質量(liang)，而💋且取決于(yu)該元器件（或(huo)子電路）造成(chéng)電路（或系統(tong)）性能變化的(de)靈敏度。因此(ci)，在電路設計(jì)中，應進行靈(líng)🐉敏度分析，确(què)定對電路性(xing)能影響顯著(zhe)的關鍵元器(qì)🔴件或子電路(lù)。對其進行重(zhòng)點設計。靈敏(min)度分析可借(jie)助于現有的(de)電路模拟器(qi)⭐或邏輯♉模拟(ni)器完成。這是(shi)提高電路可(kě)靠性的一個(ge)經濟有效的(de)🌈方🐇法。
    5. 基于元(yuan)器件的穩定(ding)參數和典型(xing)特性進行設(she)計
    電路設計(jì)通常必須依(yi)據所選用器(qi)件的參數指(zhǐ)标來㊙️進🔆行。爲(wei)了保證電路(lu)的可靠性，隻(zhī)要可能，電路(lù)性能應該基(jī)于器件的最(zui)穩定的參數(shu)來設計，同時(shí)應㊙️留出一🐪些(xie)允許變化的(de)餘量。對于那(na)些由于工藝(yì)離散性以及(jí)随時間、溫度(dù)和其它環境(jìng)應力而變化(huà)的不太穩定(ding)的性能參數(shù)，設計時應給(gei)予🈲更爲寬容(róng)的限制。對于(yú)那☁️些💋不确定(dìng)的無法控制(zhì)的性能參♈數(shù)，設計時不宜(yi)采納，否則無(wu)法保證電路(lù)的可靠性和(hé)制造的可重(zhong)複性。如果産(chǎn)品手冊中 記(ji)載🌐有所需的(de)特性曲線圖(tú)、外部電路參(cān)數或典🔱型應(yīng)用電路時，應(yīng)盡可能使用(yong)該特性曲線(xian)或電路方案(àn)進行設計。
    6. 均(jun)衡設計
    在設(shè)計一個電子(zi)系統時，總是(shì)要先将其分(fen)割爲若幹💰個(gè)電路塊，以便(bian)完成不同的(de)功能。在系統(tong)分割時，應注(zhu)💯意電路功能(néng)和⛹🏻‍♀️結構的均(jun1)衡性，這樣對(duì)提高系統可(kě)靠性有利。這(zhè)主要體現在(zài)兩個方面：一(yi)是每塊電路(lu)的功能應相(xiang)對完整，盡量(liang)減少各個✂️電(dian)路之間❌的聯(lian)接，以削弱互(hù)連對電路可(kě)靠性的影響(xiang)；二是各個電(dian)流所含元器(qì)件的數量不(bu)💃🏻要過于集中(zhōng)帶來的不可(ke)靠因素，同時(shí)也方便了裝(zhuāng)配工藝設計(jì)。
    7. 三次設計
    三(san)次設計包括(kuò)系統設計、參(can)數設計和容(róng)差設計。系統(tǒng)設📧計是指一(yī)般意義上的(de)設計；參數設(she)計是利用正(zheng)交設計法結(jie)合計🤟算機輔(fu)助設計，找到(dao)穩定性好🐆的(de)合理參數組(zu)，是三次設計(jì)的核心；容差(cha)設計則是在(zai)系統的最佳(jia)參數🙇‍♀️組合确(què)定🔅之後，合理(li)規劃組成系(xi)統的各個元(yuan)器件的容☎️差(cha)，使産品物美(mei)價廉。采用三(sān)次設計方❗法(fǎ)獲得的産品(pin)具🆚有高的信(xìn)噪比，對于元(yuan)器件的公差(chà)與老化、工作(zuo)和環境條件(jian)的波動變化(hua)等具有很強(qiáng)的忍受能力(li)，保證長時💞間(jiān)正常工作。因(yin)此，在所采用(yong)的元器件質(zhi)量🔴等級相同(tong)的條🌈件下☎️，通(tōng)過三次設計(jì)的電路的可(kě)靠性明顯高(gao)于未作三次(ci)設計的電路(lu)。
    8. 冗餘設計和(hé)降額設計
冗(rǒng)餘設計也稱(cheng)餘度設計，它(ta)是在系統或(huo)設備中的關(guān)鍵電路部🐇位(wèi)，設計一種以(yǐ)上的功能通(tōng)道，當一個功(gōng)能通道發生(sheng)故障時，可用(yòng)另一個通道(dao)代替，從而可(kě)使局部故障(zhàng)不影響整個(gè)系統或設備(bei)的正常工作(zuo)。采用冗餘設(shè)計，使得用相(xiàng)對低可靠的(de)元器件構🤩成(chéng)可靠的系統(tǒng)或設備成爲(wei)可能。但是，采(cai)用冗餘設計(jì)會使電路👅的(de)複雜性以及(jí)系統的體積(jī)、重量🐉、功耗和(hé)成本增加，一(yi)般隻用于那(nà)些安全性要(yào)求非常高而(er)且難以維修(xiu)的系統。
9. 可靠(kào)性預計
    爲了(le)驗證可靠性(xìng)設計的效果(guo)，根據系統可(kě)靠性的要求(qiu)♊，電☀️路❌設計完(wan)成後，可對關(guan)鍵電路的失(shī)效率進行預(yù)計，預☎️計所依(yī)據的模型和(hé)方法見國軍(jun1)标GJB299《電子設備(bèi)可靠性預計(ji)手冊》。
9.6.2 常用集(jí)成電路的應(ying)用設計規則(ze)
    在電路設計(ji)時，除了以上(shàng)所述的通用(yòng)設計原則之(zhī)㊙️外，還要根據(ju)所用器件的(de)具體情況，采(cai)用不同的設(shè)計規則。下🐇面(mian)給😘出用✨幾種(zhǒng)常用集成電(diàn)路進行電路(lu)設計時應該(gai)遵循的一些(xie)規則💋。這些規(guī)則所依據的(de)設計原理大(dà)多已經在本(ben)書的有關章(zhāng)節裏予以闡(chǎn)🙇🏻述，這裏不再(zài)贅述。
    1. TTL電路應(yīng)用設計規則(zé)
    (1) 電源
    •穩定性(xìng)應保持在±5％之(zhī)内；
    •紋波系數(shù)應小于5％；
    •電源(yuan)初級應有射(shè)頻旁路。
    (2)去耦(ou)
    •每使用8塊TTL電(diàn)路就應當用(yong)一個0.01~0.1μF的射頻(pin)電容器對電(dian)源電壓進行(háng)去耦。去耦電(dian)容的位置應(yīng)僅可能地靠(kào)近集成電路(lù)，二者之間的(de)距離應在15cm之(zhī)内。每塊印制(zhì)電路闆也應(ying)用☀️一隻容💃🏻量(liang)更大些的低(dī)🥵電感電容器(qì)對電源進行(háng)去耦。電📐容器(qì)類型❓的選擇(ze)方法參見8.1.1節(jie)。
    (3)輸入信号
    •輸(shū)入信号的脈(mo)沖寬度應長(zhǎng)于傳播延遲(chí)時間，以免出(chu)現反射噪聲(sheng)；
    •要求邏輯“0”輸(shū)出的器件，其(qí)不使用的輸(shu)入端應将其(qí)接✌️地✊或與同(tóng)一門電路的(de)在用輸入端(duān)相連；
    •要求邏(luó)輯“1”輸出的器(qì)件，其不使用(yong)的輸入端應(ying)連接到一個(gè)🥰大于2.7V的電壓(yā)上。爲了不增(zeng)加傳輸延遲(chi)時間🏃🏻和噪👈聲(sheng)敏感度，所接(jiē)電壓不要超(chao)過該電路的(de)電壓最大額(e)定值5.5V；
    •不使用(yong)的器件，其所(suǒ)有的輸入端(duān)都應按照使(shi)功耗最低的(de)方法連接，具(jù)體的處理方(fāng)法可參閱8.1.6節(jie)；
    •在使用低功(gōng)耗肖特基TTL電(dian)路時，應保證(zhèng)其輸入端不(bu)出現負電⛷️壓(yā)，以免電流流(liú)入輸入箝位(wèi)二極管；
    •時鍾(zhōng)脈沖的上升(sheng)時間和下降(jiang)時間應盡可(kě)能的短，以便(biàn)提高😘電路的(de)抗幹擾能力(lì)；
    •通常時鍾脈(mò)沖處于高态(tài)時，觸發器的(de)數據不應改(gai)變🎯。若一例外(wài)⭐，應查閱有關(guan)的數據規範(fàn)；
    •擴展器應盡(jin)可能地靠近(jìn)被擴展的門(men)，擴展器的節(jiē)點上不能有(you)容性負載；
    •在(zài)長信号線的(de)接收端應接(jie)一個500Ω～1kΩ的上拉(lā)電阻，以便增(zeng)加⭐噪聲容限(xiàn)和縮短上升(sheng)時間。
    (4)輸出信(xin)号
    •集電極開(kai)路器件的輸(shu)出負載應連(lián)接到小于等(deng)于最大額定(dìng)值⚽的電壓上(shàng)，所有其它器(qi)件的輸出負(fù)載應連接到(dào)VCC上；
    •長信号線(xian)應該由專門(men)爲其設計的(de)電路驅動，如(ru)線驅動器、緩(huan)沖器等；
    •從線(xiàn)驅動器到接(jiē)收電路的信(xìn)号回路線應(ying)是連續的🥰，應(ying)㊙️采㊙️用特性阻(zu)抗約爲100Ω的同(tóng)軸線或雙扭(niǔ)線；
    •在長信号(hao)線的驅動端(duān)應加一隻小(xiǎo)于51Ω的串聯電(dian)阻，以便消除(chu)可能出現的(de)負過沖。
    (5)并聯(lián)應用
    •除三态(tài)輸出門外，有(you)源上拉門不(bu)得并聯連接(jie)。隻有🤞一♉種🔆情(qíng)況例外，即并(bìng)聯門的所有(yǒu)輸入端和輸(shu)出端均并聯(lian)在一起，而且(qiě)這些門電路(lu)封裝在同一(yi)外殼内；
    •某些(xiē)TTL電路具有集(ji)電極開路輸(shū)出端，允許将(jiang)幾個電💘路的(de)開集📐電極輸(shu)出端連接在(zai)一起，以實現(xian)“線與”功能。但(dan)應在該輸✔️出(chu)端🏃🏻‍♂️加一個上(shàng)拉電阻，以便(biàn)提供足👅夠的(de)驅動信号和(he)提高抗幹擾(rǎo)能力，上拉電(dian)阻的阻值應(yīng)根據該電路(lù)的扇出能力(lì)來确定。
    2. CMOS電路(lu)應用設計規(gui)則
    (1)電源
    •穩定(dìng)性應保持在(zai)±5％之内；
    •紋波系(xi)數應小于5％；
    •電(dian)源初級應有(yǒu)射頻旁路；
    •如(ru)果CMOS電路自身(shēn)和其輸入信(xin)号源使用不(bu)同的電源，則(ze)開機時㊙️應首(shǒu)先接通CMOS電源(yuán)，然後接通信(xin)号源，關機時(shí)應該首先關(guan)閉信号源，然(rán)後關閉CMOS電源(yuán)。 
    (2)去耦
    •每使用(yòng)10～15塊CMOS電路就應(yīng)當用一個0.01~0.1μF的(de)射頻電容器(qì)對電源電壓(ya)進行🍉去耦。去(qù)耦電容的位(wei)置應僅可能(neng)地靠近集成(cheng)電路，二者之(zhī)間的⛹🏻‍♀️距離應(yīng)在15之内。每塊(kuai)印制🏒電路闆(pan)也應用🈲一隻(zhi)容量更大🔱些(xiē)的低電感電(diàn)容器對電源(yuan)進行去耦。
    (3)輸(shū)入信号
    •輸入(ru)信号電壓的(de)幅度應限制(zhì)在CMOS電路電源(yuan)電壓範圍之(zhi)❌内，以免🈚引發(fa)闩鎖；
    •多餘的(de)輸入端在任(rèn)何情況下都(dou)不得懸空，應(ying)适當的連接(jie)到CMOS電路的電(dian)壓正端或負(fu)端上；
    •當CMOS電路(lu)由TTL電路驅動(dòng)時，應該在CMOS電(dian)路的輸入端(duān)與VCC之🥵間連🌍一(yī)個上拉電阻(zǔ)；
    •在非穩态和(hé)單穩态多諧(xie)振蕩器等應(yīng)用中，允許CMOS電(diàn)路有一定🐆的(de)輸入電流（通(tong)過保護二極(jí)管），但應在其(qi)輸入加接一(yi)隻🧡串聯電阻(zu)♉，将輸入電流(liú)限制在微安(ān)級的水平上(shang)。
    (4) 輸出信号
    •輸(shu)出電壓的幅(fú)度應限制在(zai)CMOS電路電源電(dian)壓範圍之✉️内(nèi)💯，以免引發❤️闩(shuan)鎖；
    •長信号線(xian)應該由專門(men)爲其設計的(de)電路驅動，如(ru)線🔴驅動器、緩(huan)沖器等；
    •應避(bì)免在CMOS電流的(de)輸出端接大(dà)于500pF的電容負(fu)載；
    •CMOS電路的扇(shàn)出應根據其(qí)輸出容性負(fu)載量來确定(ding)，通常可🧑🏾‍🤝‍🧑🏼按下(xià)🏃式計算：     
                                      ( 9.6 )
式中(zhong)，FO爲扇出，CL爲CMOS電(diàn)路的額定容(rong)性負載電容(róng)，0.8是容性負載(zai)的降額系數(shù)，CI爲CMOS電路的額(é)定輸入電容(róng)。
    (5)并聯應用
    •除(chú)三态輸出門(mén)外，有源上拉(lā)門不得并聯(lian)連接。隻有一(yi)種情況例外(wài)，即并聯門的(de)所有輸入端(duān)均并聯在一(yī)起，而且這些(xiē)門電路封裝(zhuang)在同一外殼(ke)内。
    3.線性放大(dà)器應用設計(ji)規則
    (1) 電源
    •穩(wěn)定性應保持(chí)在±1%之内；
    •紋波(bo)系數應小于(yu)1％；
    •電源初級應(ying)有射頻旁路(lù)；
    (2) 去耦
    •每使用(yong)10塊線性集成(chéng)電路就應當(dāng)用一個0.01~0.1μF的射(she)頻電容器📱對(duì)電源電壓進(jìn)行去耦。去耦(ou)電容的位置(zhì)應僅可能地(di)靠近集成電(dian)🚶‍♀️路，二者之間(jian)的距離應在(zai)15cm之内。每塊印(yìn)制電路闆也(ye)應用一隻容(róng)量更大些的(de)低電感電容(rong)器對電源進(jìn)行去耦。
    (3) 輸入(rù)信号
    •差模輸(shū)入電壓和共(gòng)模輸入電壓(ya)均不應超過(guò)它們的最☁️大(dà)額定值的60％；
    •所(suǒ)有不使用的(de)輸入端均應(yīng)按照使功耗(hao)最低的方式(shi)進行連接；
    •如(rú)果器件具有(you)兩個以上的(de)外部調整點(dian)，必須多次調(diào)整，僅一次🔞是(shi)不行的。
    (4) 輸出(chū)信号
    •長信号(hao)線應該由專(zhuan)門爲其設計(ji)的電路驅動(dong)，如線👣驅動器(qì)、緩沖器等；
    •從(cóng)線驅動器到(dào)接收電路的(de)信号回路線(xian)應采用連續(xù)同軸線或雙(shuāng)扭線，其特性(xìng)阻抗應與連(lián)接端口的阻(zǔ)抗相匹配。
    4. 線(xiàn)性電壓調整(zheng)器應用設計(jì)規則
    (1)輸入電(dian)壓
    •輸入電壓(yā)不應超過其(qí)最大額定值(zhi)的80％；
    •差分輸入(ru)電壓應該比(bi)推薦的最小(xiǎo)電壓大20％，以保(bǎo)持适☁️當的輸(shu)出電壓。
    (2)輸出(chū)負載
    •最大輸(shū)出負載不得(dé)超過其最大(da)額定值的80％；
    •如(ru)果器件内部(bù)沒有包含短(duǎn)路保護電路(lu)，則應設計外(wài)㊙️部短路🛀保護(hu)電路。
    (3)散熱
    •電(dian)壓調整器應(yīng)該安裝散熱(re)器，其散熱面(miàn)積應能夠散(san)掉器件承受(shòu)最大功率時(shi)所産生的熱(rè)量。
9.6.3 印制電路(lù)闆布線設計(ji)
    目前電子元(yuán)器件用于各(ge)類電子設備(bèi)和系統時，仍(reng)然以印制電(dian)路闆爲主要(yào)裝配方式。實(shí)踐證明，即使(shi)電原🍉理圖設(shè)計😍正确，印制(zhi)電路闆布線(xiàn)設計不當，也(yě)會對器件的(de)可靠性産🤞生(shēng)不利的影響(xiǎng)。例如，将印制(zhì)電路闆用于(yú)裝配高🚩速數(shu)字集成電路(lù)時，電路上出(chū)✔️現的瞬變電(diàn)流通過印制(zhi)導線時，會産(chǎn)生沖擊電流(liú)☁️。如果印制導(dao)線的阻抗比(bǐ)較大，特别是(shi)電感較大時(shí)，這種沖擊電(diàn)流的幅值會(huì)很大，有可能(neng)對器件造成(chéng)損害。如果印(yin)制闆兩條細(xì)平行線靠得(de)很近，則會形(xíng)成信号波形(xíng)的延遲，在傳(chuan)輸線的終端(duan)形成反💞射噪(zào)聲。因此，在設(she)計印制闆布(bù)線的時候，應(yīng)注意采用正(zhèng)确的方法。
    1. 電(dian)磁兼容性設(she)計
    電磁兼容(róng)性（EMC）是指電子(zǐ)系統及其元(yuan)部件在各種(zhong)電💛磁環境中(zhong)仍能夠協調(diao)、有效地進行(hang)工作的能力(li)。EMC設計的目的(de)是既能抑制(zhì)各種外來的(de)幹擾，使電路(lù)和設備在規(gui)定的電磁環(huan)🔴境中能正常(chang)工作，同時又(yòu)能減少其本(ben)身對其它設(shè)備的電⭐磁幹(gan)擾。
    由于瞬變(bian)電流在印制(zhì)線條上所産(chan)生的沖擊幹(gàn)擾主要是由(yóu)⁉️印制導線的(de)電感成分造(zao)成的，因此，應(ying)盡量減少印(yìn)制導🌈線的電(diàn)感量。印制導(dǎo)線的電感量(liang)與其長度成(cheng)正比，并随其(qí)寬度的增加(jia)而下降，故短(duan)而粗的導線(xiàn)💞對于抑制幹(gàn)擾是有利的(de)。
    時鍾引線、行(hang)驅動器或總(zǒng)線驅動器的(de)信号線常常(cháng)載有大的瞬(shùn)🍓變電流，其印(yìn)制導線要盡(jin)可能地短；而(ér)對于電源🍉線(xian)和🥰地線😄這樣(yang)⚽的難以縮短(duan)長度的布線(xian)，則應在印制(zhì)闆面積和線(xiàn)條密度允許(xǔ)的條件下盡(jìn)可能加大布(bu)線的寬度。對(duì)于一般電路(lù)，印⭐制導線寬(kuān)🌈度選在1.5mm左右(you)，即可完全滿(man)足要求；對于(yú)集成電路，可(ke)☂️選爲0.2mm~1.0mm。
    采用平(ping)行走線可以(yi)減少導線電(diàn)感，但導線之(zhī)間的互感和(hé)分布🈲電容增(zēng)加，如果布局(ju)允許。最好采(cai)用井字形網(wǎng)狀地線結構(gou)，具體做法是(shì)印制闆的一(yī)面橫🚶‍♀️向布線(xian)，另一面💛縱向(xiang)布線，然後在(zài)交叉🤞孔處用(yong)鉚釘或金屬(shǔ)化孔相連。
    爲(wei)了印制印制(zhì)導線之間的(de)串擾，在設計(ji)布線時應盡(jin)量避免㊙️長🌐距(jù)離的平行走(zǒu)線，盡可能拉(lā)開線與線🈲之(zhi)間的距離，信(xin)号線與地線(xiàn)及電源線盡(jin)可能不交叉(chā)。在使用一般(bān)電路時，印制(zhi)導線間隔和(he)長度設計💜可(ke)以參考表9.7所(suǒ)列規🔞則。在一(yi)些對幹擾十(shí)分敏感的信(xin)号線之間可(kě)以設置一根(gēn)接地的印制(zhi)線，也可有🔅效(xiào)地抑制串擾(rao)。

爲了抑制出(chū)現在印制線(xian)條終端的反(fǎn)射幹擾，除了(le)🙇‍♀️特殊需👣要之(zhi)外，應盡可能(néng)縮短印制線(xiàn)的長度和采(cǎi)用慢速電🍉路(lu)。必要時可加(jia)🌈終端匹配，即(ji)在傳輸線的(de)末端對地和(he)電源端各加(jia)接一😘個相同(tong)阻值的匹配(pei)電阻。根據經(jing)驗，對一般速(sù)度較快的TTL電(diàn)路，其印制線(xian)條長于10cm以上(shàng)時就應加終(zhong)端匹配措施(shī)。匹配電阻的(de)🆚阻值應根據(jù)集成電路的(de)輸出驅動電(diàn)流及吸收電(dian)💃🏻流的最大值(zhi)來決定。當使(shi)用74F系列的TTL電(dian)路時，匹配電(dian)✨阻可采用330Ω，其(qi)等效的👣終端(duan)阻抗爲165Ω。
    爲了(le)避免高頻信(xìn)号通過印制(zhì)導線産生的(de)電磁輻射🛀🏻，在(zài)印制電路闆(pǎn)布線時，還應(yīng)注意以下要(yao)點：
    (1) 盡量減少(shao)印制導線的(de)不連續性，例(li)如導線寬度(du)不要突變，導(dǎo)線的拐角大(dà)于90O，禁止環狀(zhuang)走線等。這樣(yang)也有利于提(tí)高印🈚制導線(xian)耐焊接熱的(de)能力。
    (2)時鍾信(xin)号引線最容(rong)易産生電磁(ci)輻射幹擾，走(zǒu)線時🔞應與地(di)線🌏回路相靠(kào)近，不要在長(zhǎng)距離内與信(xin)号線并行。
    (3)總(zǒng)線驅動器應(ying)緊挨其欲驅(qu)動的總線。對(dui)于那些離🔴開(kāi)印👄制電路💃🏻闆(pǎn)的引線，驅動(dong)器應緊挨着(zhe)連接器。
    (4)數據(jù)總線的布線(xiàn)應每兩根信(xìn)号線之間夾(jia)一根信号地(di)線。最🍉好是緊(jǐn)挨着最不重(zhong)要的地址引(yin)線放置地回(huí)路，因爲後者(zhě)常載有高頻(pín)電流。
(5)在印制(zhì)闆布置高速(su)、中速和低速(su)邏輯電路時(shi)，應按照圖😍9.41的(de)方式排列器(qì)件。

  2. 接地設計(ji)
隻要布局許(xǔ)可，印制闆最(zuì)好做成大平(píng)面接地方式(shi)，即☔印制闆的(de)一面全部用(yòng)銅箔做成接(jiē)地平面，則另(ling)😍一面🏃🏻‍♂️作爲信(xìn)号布線。這樣(yang)做有許多好(hao)處：
    (1)大接地平(píng)面可以降低(dī)印制電路的(de)對地阻抗，有(yǒu)效地抑制印(yìn)制闆另一面(miàn)信号線之間(jiān)的幹擾和噪(zào)聲🔞。例如，由于(yú)平行導線之(zhi)間🥵的分布電(dian)容在導線接(jiē)近🙇🏻接地平面(miàn)時會變小，因(yīn)㊙️此大接地平(píng)面可使印制(zhì)線🧑🏾‍🤝‍🧑🏼之間的串(chuàn)擾明顯削弱(ruò)。
    (2)大接地平面(mian)起着電磁屏(ping)蔽和靜電屏(ping)蔽的作用，可(ke)減少外界⁉️對(dui)🏃電路的高頻(pín)輻射幹擾以(yǐ)及減少電路(lù)對外♍界的高(gao)頻輻射幹擾(rǎo)🈲。
(3)大接地平面(miàn)還有良好散(san)熱效果，其大(da)面積的銅箔(bo)尤✌️如金屬💔散(sàn)🤞熱片，迅速向(xiàng)外界散發印(yìn)制電路闆中(zhong)的熱量。

 如果(guo)無法采用大(dà)接地平面，則(ze)應在印制電(dian)路闆的周圍(wei)設計❌接✍️地總(zong)線，接地總線(xiàn)的兩端接到(dào)系統的公共(gong)接地點上📧。接(jie)地總線應盡(jìn)可能地寬，其(qí)寬度至少應(ying)爲2.5mm。
    數字電路(lu)部分與模拟(ni)電路部分以(yi)及小信号電(diàn)路和大功率(lǜ)電路應該分(fen)别并行饋電(diàn)。數字地與模(mó)拟⭕地在内部(bù)不得相連，屏(ping)蔽地與電源(yuán)地分别設置(zhi)，去耦濾波電(dian)容應就近接(jie)地。
    3. 熱設計
    從(cóng)有利于散熱(rè)的角度出發(fa)，印制闆最好(hǎo)是直立安裝(zhuang)，闆與闆🏒之間(jiān)的距離一般(ban)不要小于2cm，而(ér)且元器件在(zai)印🐆制闆上的(de)排列方式應(ying)遵循一定的(de)規則：
    (1)對于采(cǎi)用自由對流(liu)空氣冷卻方(fāng)式的設備，最(zui)好是将集成(chéng)電路（或其他(tā)元器件）安縱(zong)長方式排列(lie)，如圖9.42 (a)所示；對(duì)于采用👉強制(zhi)空氣冷卻（如(rú)用風扇冷卻(què)）的設備，則應(yīng)按橫長方式(shi)配置，如圖9.42 (b)所(suo)示。
    (2)同一塊印(yin)制闆上的元(yuán)器件應盡可(ke)能按其發熱(rè)量大小及耐(nài)熱程度分區(qu)排列，發熱量(liang)小或耐熱性(xing)差⛷️的元器件(jian)（如小👉信号晶(jing)體管、小規模(mo)集成電路、電(diàn)解㊙️電容器等(deng)）放在冷卻氣(qì)🈲流的最上遊(yóu)（入口處），發熱(re)量✨大或耐熱(rè)性好的元器(qi)件（如功㊙️率晶(jing)體管、大規模(mó)集成電路等(deng)）放在冷卻氣(qì)流💔的最下遊(you)（出口處）。
    (3)在水(shuǐ)平方向上，大(dà)功率器件盡(jìn)量靠近印制(zhi)闆邊沿布置(zhi)，以便縮短傳(chuan)熱途徑；在垂(chuí)直方向上，大(da)功率器🆚件盡(jìn)量靠📱近印制(zhì)闆上方布置(zhì)，以便減少這(zhe)些器件工作(zuo)時對其它元(yuan)器件📱溫度的(de)影響。
(4)溫度敏(mǐn)感器件最好(hǎo)安置在溫度(du)最低的區域(yù)（如設備的底(dǐ)部），千萬不要(yào)将它放在發(fā)熱元器件的(de)正上方，多個(ge)器件最好是(shi)在水平面上(shang)交錯布局。
設(shè)備内印制闆(pan)的散熱主要(yao)依靠空氣流(liu)動，所以在設(she)計時要研究(jiu)空氣流動路(lù)徑，合理配置(zhi)元器件或印(yin)制電路闆。空(kong)氣流動時總(zǒng)是趨向于阻(zǔ)力小的地方(fāng)流動，所以在(zai)印制電路闆(pǎn)上配置元器(qi)件時，要避免(mian)在某個區域(yu)留有較大的(de)空域。如圖9.43 (a)所(suo)示的那樣🌈，冷(lěng)卻空氣大多(duō)從此空域中(zhong)流走，而元器(qì)件密集區域(yu)很少有空🔴氣(qì)流過，這樣散(sàn)熱效果就大(da)大降低。如果(guo)象圖9.43 (b)那樣在(zài)空域中加上(shàng)一排器件，雖(suī)然裝配密度(du)提高了，但由(you)于冷卻空氣(qì)的通路阻抗(kang)🛀均勻，使空氣(qì)流動也絕緣(yuán)，從而使🏃🏻‍♂️散熱(re)效果改善。整(zheng)機中多塊印(yìn)制電路闆的(de)配🐆置也應注(zhu)意同樣問題(ti)。
 
大量實踐經(jīng)驗表明，采用(yòng)合理的元器(qi)件排列方式(shi)，可以有效地(di)降低印制電(dian)路的溫升，從(cong)而使器件及(jí)設備的故障(zhang)率明顯下降(jiàng)。
    此外，在高可(ke)靠應用場合(he)，應該采用銅(tong)箔厚一些的(de)🔞印㊙️制電路闆(pan)基材，這不僅(jin)可以增強印(yìn)制闆的散熱(rè)能力，而且有(yǒu)利于降低印(yin)制導線的電(diàn)阻值，提高機(jī)🙇🏻械強度。如選(xuan)用銅箔厚度(dù)爲70μm的印制闆(pǎn)，相對于銅箔(bó)👅厚度爲35μm的印(yìn)制闆，印制導(dǎo)線的電阻值(zhi)可💃降低1/2，散熱(re)能力可增加(jiā)一倍，而且在(zai)容易遭受劇(jù)烈的振動和(hé)沖擊的環境(jing)中🥵，不容易出(chu)現斷線之類(lei)的機械故障(zhang)。
    〔實例〕集成電(diàn)路在印制闆(pǎn)上的排列方(fang)式對其溫升(sheng)的❌影響
圖9.44給(gei)出了大規模(mo)集成電路（LSI）和(he)小規模集成(cheng)電路（SSI）混合安(ān)裝情況🔴下的(de)兩種排列方(fang)式，LSI的功耗爲(wei)1.5W，SSI的功耗💁爲0.3W。實(shí)測結果表明(míng)，圖9.44(a)所示方式(shì)使LSI的溫升達(dá)50℃，而圖9.44 (b)輻射導(dǎo)緻的LSI的溫升(shēng)爲40℃，顯然采納(na)後面一🔅種方(fang)式對降低LSI的(de)失效率更爲(wei)有利。

   這個例(lì)子也說明，應(ying)該盡可能地(di)使印制闆上(shàng)元器📱件的溫(wen)升🏒趨于均勻(yún)，這有助于降(jiàng)低印制闆上(shàng)的器件的🌏溫(wēn)度峰值。 

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