電(dian)子元器(qi)件電路(lu)🍓亚洲黄色片🧑🏽‍🤝‍🧑🏻布局的(de)可靠性(xing)設計--跳(tiao)線

    9. 6.1 電(dian)子線路(lu)的可靠(kao)性設計(ji)原則
    采(cai)用各種(zhong)電子元(yuan)器件進(jin)行系統(tong)或整機(ji)線路設(she)計時，設(she)計師不(bu)僅必須(xu)考慮如(ru)何實現(xian)規定的(de)功能，而(er)且應該(gai)考慮采(cai)用何種(zhong)設計方(fang)案才能(neng)充分發(fa)揮元器(qi)件固有(you)可靠性(xing)的潛力(li)，提高系(xi)統或整(zheng)機的可(ke)靠性水(shui)平。這就(jiu)是通常(chang)♉所說的(de)可靠性(xing)設計。
    電(dian)子線路(lu)的可靠(kao)性設計(ji)是一個(ge)内容相(xiang)當廣泛(fan)而具✨體(ti)的問題(ti)，采用不(bu)同類型(xing)的器件(jian)或者要(yao)實現不(bu)同的電(dian)路功能(neng)，都會有(you)不🌈同的(de)可靠性(xing)設計考(kao)慮。這裏(li)首先給(gei)出電子(zi)線路可(ke)靠性設(she)計的一(yi)些基本(ben)原則，在(zai)8.6.2節再給(gei)出幾種(zhong)具體電(dian)路的設(she)計規則(ze)。
    1. 簡化設(she)計
由于(yu)可靠性(xing)是電路(lu)複雜性(xing)的函數(shu)，降低電(dian)路的複(fu)雜性可(ke)以相應(ying)的提高(gao)電路的(de)可靠性(xing)，所以，在(zai)實現規(gui)定功能(neng)的前提(ti)下，應盡(jin)量使電(dian)路結構(gou)簡單，最(zui)大限度(du)的減少(shao)所用元(yuan)器件的(de)類型和(he)品種，提(ti)高元器(qi)🔴件的複(fu)用率。這(zhe)是提🈲高(gao)電路可(ke)👨‍❤️‍👨靠性的(de)一種簡(jian)單而⛷️實(shi)用的方(fang)法。
簡化(hua)設計的(de)具體方(fang)案可以(yi)根據實(shi)際情況(kuang)來定，一(yi)般使用(yong)的方法(fa)有：
    (1)多個(ge)通道共(gong)用一個(ge)電路或(huo)器件。
    (2)在(zai)保證實(shi)現規定(ding)功能指(zhi)标的前(qian)提下，多(duo)采用集(ji)成電路(lu)，少采用(yong)分立器(qi)件，多采(cai)用規模(mo)較大的(de)集成電(dian)🈲路，少采(cai)用規模(mo)較小的(de)集成電(dian)路。集成(cheng)度的提(ti)高可以(yi)減少元(yuan)器件之(zhi)間的連(lian)線、接點(dian)以及封(feng)裝的數(shu)目，而這(zhe)些連接(jie)點的可(ke)靠性常(chang)常🔞是造(zao)成電⛷️路(lu)失效的(de)主要原(yuan)因。
    (3)在邏(luo)輯電路(lu)的設計(ji)中，簡化(hua)設計的(de)重點應(ying)該放在(zai)減少邏(luo)輯器件(jian)的數目(mu)，其次才(cai)是減少(shao)門或輸(shu)入端的(de)數目。因(yin)爲一般(ban)而言，與(yu)☎️減少電(dian)路的複(fu)雜度相(xiang)比♉較，提(ti)高電路(lu)的集成(cheng)度🧑🏽‍🤝‍🧑🏻對于(yu)提☔高系(xi)統可靠(kao)性的效(xiao)果更爲(wei)明🔞顯。
    (4)多(duo)采用标(biao)準化、系(xi)列化的(de)元器件(jian)，少采用(yong)特殊的(de)或未經(jing)定型🐪和(he)考驗的(de)元器件(jian)。
    (5)能用軟(ruan)件完成(cheng)的功能(neng)，不要用(yong)硬件實(shi)現。
    (6)能用(yong)數字電(dian)路實現(xian)的功能(neng)，不要用(yong)模拟電(dian)路完成(cheng)，因爲數(shu)字電路(lu)的可靠(kao)性和标(biao)準化程(cheng)度相對(dui)較高。但(dan)是，有時(shi)模拟電(dian)路的功(gong)💰能用數(shu)字電路(lu)實現會(hui)導✨緻器(qi)件數目(mu)的💰明顯(xian)增加，這(zhe)時就要(yao)根據具(ju)體情況(kuang)統籌考(kao)慮，力求(qiu)選用最(zui)佳方案(an)。
    在簡化(hua)設計時(shi)應注意(yi)三點：：一(yi)是減少(shao)元器件(jian)不會導(dao)緻🌈其它(ta)👌元器件(jian)承受應(ying)力的增(zeng)加，或者(zhe)對其它(ta)元器件(jian)的性能(neng)要求更(geng)🚩加苛刻(ke)；二是在(zai)用一種(zhong)元器件(jian)完成多(duo)💰種功能(neng)時，要确(que)認該種(zhong)😄器件在(zai)性能指(zhi)标和🏃🏻‍♂️可(ke)靠性方(fang)面是否(fou)能夠同(tong)時滿足(zu)幾個方(fang)面的要(yao)求🐪；三是(shi)爲滿足(zu)系統安(an)全性、穩(wen)定性、可(ke)測性、可(ke)維修性(xing)或降額(e)和冗餘(yu)設計等(deng)的要求(qiu)所增加(jia)的電路(lu)或元器(qi)件不能(neng)省略。
    2. 低(di)功耗設(she)計
    電子(zi)系統向(xiang)着小型(xing)化和高(gao)密度化(hua)發展，使(shi)得其内(nei)部熱功(gong)率密度(du)增加，可(ke)靠性随(sui)之降低(di)。降低電(dian)路的功(gong)耗，是減(jian)少系統(tong)内部溫(wen)☂️升的主(zhu)要途徑(jing)。這可以(yi)從兩方(fang)面着手(shou)，一是盡(jin)量采用(yong)低功耗(hao)器件，如(ru)在滿足(zu)工作速(su)度的情(qing)況下，盡(jin)量采用(yong)CMOS電路。而(er)不用TTL電(dian)路；二👉是(shi)在完成(cheng)規定功(gong)能的前(qian)提下，盡(jin)量簡化(hua)邏輯電(dian)路，并更(geng)多的讓(rang)軟件來(lai)完成硬(ying)件🐕的功(gong)能，以減(jian)少整機(ji)💔硬件的(de)數量。
    3. 保(bao)護電路(lu)設計
    電(dian)子系統(tong)在工作(zuo)中可能(neng)會受到(dao)各種不(bu)适當應(ying)力或🧑🏽‍🤝‍🧑🏻外(wai)界幹擾(rao)信号的(de)影響，造(zao)成電路(lu)工作不(bu)正常，嚴(yan)重時♉會(hui)導♈緻内(nei)部器件(jian)的損壞(huai)。爲此，在(zai)電路設(she)計中，有(you)必要根(gen)據具體(ti)情況設(she)計必要(yao)的保護(hu)電路。如(ru)在電路(lu)的信号(hao)輸入端(duan)設計靜(jing)電保護(hu)電路，在(zai)電源輸(shu)💋入端設(she)計浪湧(yong)幹擾抑(yi)制電路(lu)，在高頻(pin)高速電(dian)路中⭕加(jia)入噪聲(sheng)抑制👈或(huo)吸收網(wang)絡。具體(ti)保護電(dian)路的形(xing)式可參(can)閱本書(shu)有關章(zhang)節。
    4. 靈敏(min)度分析(xi)
    組成電(dian)子系統(tong)的各個(ge)電路對(dui)于系統(tong)可靠性(xing)的貢♈獻(xian)并不相(xiang)同🔱，而組(zu)成電路(lu)的各個(ge)元器件(jian)對于該(gai)電路可(ke)靠性的(de)貢獻也(ye)🧑🏽‍🤝‍🧑🏻不會一(yi)樣。常常(chang)會有這(zhe)樣的情(qing)👉況，某個(ge)♋元器件(jian)的參數(shu)🏃🏻‍♂️退化嚴(yan)重，但對(dui)電路性(xing)能的影(ying)響甚微(wei)🌏；而另一(yi)個👣元器(qi)件稍有(you)變化，就(jiu)對電路(lu)性🙇‍♀️能産(chan)生顯著(zhe)♊影響。這(zhe)是因爲(wei)一個元(yuan)器❄️件對(dui)于電路(lu)可靠性(xing)的影響(xiang)（或一個(ge)子電路(lu)對于系(xi)統可靠(kao)性的影(ying)響）不僅(jin)取決于(yu)該元器(qi)件（或子(zi)電路）自(zi)身的質(zhi)量，而且(qie)取決于(yu)該元器(qi)件（或子(zi)電路）造(zao)成電路(lu)（或系統(tong)）性能變(bian)化的靈(ling)敏度。因(yin)此，在電(dian)路設計(ji)中，應進(jin)✍️行靈🔱敏(min)度分析(xi)，确定對(dui)電路性(xing)❗能影響(xiang)顯著的(de)關鍵元(yuan)器件或(huo)子電路(lu)。對其進(jin)行重點(dian)設計。靈(ling)敏度分(fen)析可借(jie)助于👈現(xian)有的電(dian)路模拟(ni)器或邏(luo)輯模拟(ni)器完成(cheng)。這是提(ti)高電路(lu)🔴可靠性(xing)的一個(ge)經濟有(you)效的方(fang)🏃法。
    5. 基于(yu)元器件(jian)的穩定(ding)參數和(he)典型特(te)性進行(hang)設計
    電(dian)路設計(ji)通常必(bi)須依據(ju)所選用(yong)器件的(de)參數指(zhi)标來進(jin)✔️行。爲了(le)保證電(dian)路的可(ke)靠性，隻(zhi)要可能(neng)，電路性(xing)能應該(gai)基于器(qi)件的最(zui)穩💞定的(de)參數來(lai)設計，同(tong)時應留(liu)出一些(xie)允許💃🏻變(bian)化的餘(yu)量。對于(yu)那些🔴由(you)于工藝(yi)離散性(xing)以及随(sui)時間、溫(wen)🆚度和其(qi)它環境(jing)應力而(er)變化的(de)不太穩(wen)定的性(xing)能參數(shu)，設計時(shi)應給予(yu)更爲寬(kuan)容的限(xian)制。對于(yu)那些🌍不(bu)确定的(de)無法🌏控(kong)制的性(xing)能參數(shu)，設😘計時(shi)不宜采(cai)納，否🍉則(ze)無法☎️保(bao)證電路(lu)的可靠(kao)性和制(zhi)造的可(ke)重複性(xing)。如果産(chan)品手冊(ce)中 記載(zai)有💔所需(xu)的特🔴性(xing)曲線圖(tu)、外部電(dian)路參數(shu)或典☂️型(xing)應用電(dian)路時，應(ying)盡可能(neng)使用該(gai)特性曲(qu)線或電(dian)路方案(an)進行設(she)計。
    6. 均衡(heng)設計
    在(zai)設計一(yi)個電子(zi)系統時(shi)，總是要(yao)先将其(qi)分割爲(wei)若幹😄個(ge)電路塊(kuai)，以便完(wan)成不同(tong)的功能(neng)。在系統(tong)分割時(shi)👌，應注意(yi)電🈲路功(gong)能和結(jie)構的均(jun)衡性，這(zhe)樣對提(ti)高系統(tong)可靠性(xing)有利。這(zhe)主要體(ti)現在兩(liang)個方面(mian)：一是每(mei)塊電路(lu)的功🤞能(neng)應相對(dui)完整，盡(jin)量減少(shao)各個電(dian)路之間(jian)的聯接(jie)，以削🍉弱(ruo)互連對(dui)電路可(ke)靠性的(de)影響；二(er)是各👨‍❤️‍👨個(ge)電流所(suo)含元⛷️器(qi)件的數(shu)量不要(yao)過于集(ji)中帶💋來(lai)的不可(ke)靠因素(su)，同時也(ye)方便了(le)裝配工(gong)藝設計(ji)。
    7. 三次設(she)計
    三次(ci)設計包(bao)括系統(tong)設計、參(can)數設計(ji)和容差(cha)設計。系(xi)統設計(ji)是指一(yi)般意義(yi)上的設(she)計；參數(shu)設計是(shi)利用正(zheng)交🛀設計(ji)法結合(he)計算機(ji)輔助設(she)計，找到(dao)穩定性(xing)好🔆的合(he)理🧡參數(shu)組♈，是三(san)次設計(ji)的♊核心(xin)；容差設(she)計則是(shi)在系統(tong)的最佳(jia)參數組(zu)合确定(ding)之後，合(he)理規劃(hua)組成✏️系(xi)統的各(ge)個🌈元器(qi)件的容(rong)差，使産(chan)品物美(mei)價廉。采(cai)用🔞三次(ci)設計方(fang)✉️法獲得(de)的産品(pin)具有高(gao)的信噪(zao)比，對于(yu)元器件(jian)的公差(cha)與老化(hua)、工作和(he)環境㊙️條(tiao)件的波(bo)動變化(hua)等具有(you)很強的(de)忍受能(neng)力，保證(zheng)長時🌂間(jian)正常工(gong)作㊙️。因此(ci)，在所采(cai)用的元(yuan)器件質(zhi)量等級(ji)相同的(de)條件下(xia)，通過三(san)次設計(ji)的電路(lu)的可靠(kao)性明顯(xian)高于未(wei)作三🈲次(ci)設計的(de)電☎️路。
    8. 冗(rong)餘設計(ji)和降額(e)設計
冗(rong)餘設計(ji)也稱餘(yu)度設計(ji)，它是在(zai)系統或(huo)設備中(zhong)的關👌鍵(jian)電路部(bu)位，設計(ji)一種以(yi)上的功(gong)能通道(dao)，當一個(ge)功能通(tong)道發生(sheng)故障時(shi)，可用另(ling)一個通(tong)道代替(ti)，從而可(ke)使局部(bu)故障不(bu)影響整(zheng)個系♌統(tong)或設備(bei)的正常(chang)工作。采(cai)用冗餘(yu)設計，使(shi)⚽得用相(xiang)對🌈低可(ke)靠的🧑🏾‍🤝‍🧑🏼元(yuan)器件構(gou)成可靠(kao)的系統(tong)或設備(bei)成爲可(ke)能。但是(shi)，采用冗(rong)餘設🙇🏻計(ji)會使電(dian)路的複(fu)雜性以(yi)及系統(tong)的體積(ji)、重量🚩、功(gong)耗和成(cheng)本增💜加(jia)，一般隻(zhi)用于🤟那(na)些安全(quan)性要求(qiu)非常高(gao)📧而且難(nan)以維修(xiu)的系統(tong)。
9. 可靠性(xing)預計
    爲(wei)了驗證(zheng)可靠性(xing)設計的(de)效果，根(gen)據系統(tong)可靠性(xing)的要求(qiu)🏃🏻，電路設(she)計完成(cheng)後，可對(dui)關鍵電(dian)路的失(shi)效率進(jin)行預⭐計(ji)，預計所(suo)依據🧑🏾‍🤝‍🧑🏼的(de)模🛀🏻型和(he)方法見(jian)國軍标(biao)GJB299《電子🥵設(she)備可靠(kao)性預計(ji)手冊》。
9.6.2 常(chang)用集成(cheng)電路的(de)應用設(she)計規則(ze)
    在電路(lu)設計時(shi)，除了以(yi)上所述(shu)的通用(yong)設計原(yuan)則之⛹🏻‍♀️外(wai)😄，還要根(gen)據所用(yong)器件的(de)具體情(qing)況，采用(yong)不同的(de)設計規(gui)則。下面(mian)給出用(yong)幾種常(chang)用集成(cheng)電路進(jin)行電路(lu)設計時(shi)應該遵(zun)循的一(yi)些規則(ze)。這些規(gui)則所依(yi)據的🍉設(she)計原理(li)🐪大多已(yi)經在本(ben)書的有(you)關章節(jie)裏予以(yi)闡🌂述，這(zhe)裏不再(zai)💃贅述。
    1. TTL電(dian)路應用(yong)設計規(gui)則
    (1) 電源(yuan)
    •穩定性(xing)應保持(chi)在±5％之内(nei)；
    •紋波系(xi)數應小(xiao)于5％；
    •電源(yuan)初級應(ying)有射頻(pin)旁路。
    (2)去(qu)耦
    •每使(shi)用8塊TTL電(dian)路就應(ying)當用一(yi)個0.01~0.1μF的射(she)頻電容(rong)器對電(dian)❓源電😍壓(ya)🔆進😄行去(qu)耦。去耦(ou)電容的(de)位置應(ying)僅可能(neng)地靠近(jin)集成電(dian)路，二者(zhe)之間的(de)距離應(ying)在15cm之内(nei)。每塊印(yin)制電路(lu)闆☔也應(ying)用🔴一隻(zhi)容量更(geng)大些的(de)低🙇‍♀️電感(gan)電容器(qi)對電源(yuan)進行去(qu)耦。電容(rong)器類型(xing)的選擇(ze)方法參(can)見8.1.1節♊。
    (3)輸(shu)入信号(hao)
    •輸入信(xin)号的脈(mo)沖寬度(du)應長于(yu)傳播延(yan)遲時間(jian)，以免👈出(chu)現反射(she)噪聲；
    •要(yao)求邏輯(ji)“0”輸出的(de)器件，其(qi)不使用(yong)的輸入(ru)端應将(jiang)其接地(di)或與同(tong)一門電(dian)路的在(zai)用輸入(ru)端相連(lian)；
    •要求邏(luo)輯“1”輸出(chu)的器件(jian)，其不使(shi)用的輸(shu)入端應(ying)連接🐅到(dao)一個🐉大(da)于2.7V的電(dian)壓上。爲(wei)了不增(zeng)加傳輸(shu)延遲時(shi)間和噪(zao)聲敏感(gan)度，所接(jie)電壓不(bu)要超過(guo)該電路(lu)的電壓(ya)最大額(e)定值5.5V；
    •不(bu)使用的(de)器件，其(qi)所有的(de)輸入端(duan)都應按(an)照使功(gong)耗最低(di)的方法(fa)連接，具(ju)體的處(chu)理方法(fa)可參閱(yue)8.1.6節；
    •在使(shi)用低功(gong)耗肖特(te)基TTL電路(lu)時，應保(bao)證其輸(shu)入端不(bu)出現🌐負(fu)🌂電壓，以(yi)免電流(liu)流入輸(shu)入箝位(wei)二極管(guan)；
    •時鍾脈(mo)沖的上(shang)升時間(jian)和下降(jiang)時間應(ying)盡可能(neng)的短，以(yi)🔱便提✍️高(gao)電路的(de)抗幹擾(rao)能力；
    •通(tong)常時鍾(zhong)脈沖處(chu)于高态(tai)時，觸發(fa)器的數(shu)據不應(ying)改變。若(ruo)一㊙️例外(wai)，應查閱(yue)有關的(de)數據規(gui)範；
    •擴展(zhan)器應盡(jin)可能地(di)靠近被(bei)擴展的(de)門，擴展(zhan)器的節(jie)點♊上不(bu)能有🔴容(rong)性負載(zai)；
    •在長信(xin)号線的(de)接收端(duan)應接一(yi)個500Ω～1kΩ的上(shang)拉電阻(zu)，以便增(zeng)加噪聲(sheng)容限和(he)縮短上(shang)升時間(jian)。
    (4)輸出信(xin)号
    •集電(dian)極開路(lu)器件的(de)輸出負(fu)載應連(lian)接到小(xiao)于等于(yu)最大額(e)定🌍值的(de)電壓上(shang)，所有其(qi)它器件(jian)的輸出(chu)負載應(ying)連❌接到(dao)VCC上；
    •長信(xin)号線應(ying)該由專(zhuan)門爲其(qi)設計的(de)電路驅(qu)動，如線(xian)驅動器(qi)、緩沖器(qi)等；
    •從線(xian)驅動器(qi)到接收(shou)電路的(de)信号回(hui)路線應(ying)是連續(xu)的，應采(cai)用特📐性(xing)阻抗約(yue)爲100Ω的同(tong)軸線或(huo)雙扭線(xian)；
    •在長信(xin)号線的(de)驅動端(duan)應加一(yi)隻小于(yu)51Ω的串聯(lian)電阻，以(yi)便消除(chu)可能出(chu)現的負(fu)過沖。
    (5)并(bing)聯應用(yong)
    •除三态(tai)輸出門(men)外，有源(yuan)上拉門(men)不得并(bing)聯連接(jie)。隻有一(yi)種情🔅況(kuang)✨例外，即(ji)并聯門(men)的所有(you)輸入端(duan)和輸出(chu)端均并(bing)聯在一(yi)起🙇🏻，而且(qie)這些門(men)電路封(feng)裝在同(tong)一外殼(ke)内；
    •某些(xie)TTL電路具(ju)有集電(dian)極開路(lu)輸出端(duan)，允許将(jiang)幾個電(dian)路的開(kai)🐆集電極(ji)輸出端(duan)連接在(zai)一起，以(yi)實現“線(xian)與”功能(neng)。但應在(zai)♍該輸出(chu)端加一(yi)👈個上拉(la)電阻，以(yi)便提供(gong)足📞夠的(de)驅🌍動信(xin)号和提(ti)高抗幹(gan)擾🐅能力(li)，上拉電(dian)阻的阻(zu)值應根(gen)據該電(dian)路的扇(shan)出能力(li)來确定(ding)。
    2. CMOS電路應(ying)用設計(ji)規則
    (1)電(dian)源
    •穩定(ding)性應保(bao)持在±5％之(zhi)内；
    •紋波(bo)系數應(ying)小于5％；
    •電(dian)源初級(ji)應有射(she)頻旁路(lu)；
    •如果CMOS電(dian)路自身(shen)和其輸(shu)入信号(hao)源使用(yong)不同的(de)電源，則(ze)🆚開機時(shi)應❗首先(xian)接通CMOS電(dian)源，然後(hou)接通信(xin)号源，關(guan)機時應(ying)該首先(xian)關閉信(xin)号源，然(ran)後關閉(bi)CMOS電源。 
    (2)去(qu)耦
    •每使(shi)用10～15塊CMOS電(dian)路就應(ying)當用一(yi)個0.01~0.1μF的射(she)頻電容(rong)器對電(dian)源☀️電壓(ya)進🐇行去(qu)耦。去耦(ou)電容的(de)位置應(ying)僅可能(neng)地靠近(jin)集成電(dian)路，二✊者(zhe)之間的(de)距離應(ying)在15之内(nei)。每塊印(yin)制電路(lu)闆也應(ying)用一隻(zhi)容量更(geng)大些的(de)低電感(gan)電容器(qi)對電源(yuan)進行去(qu)耦。
    (3)輸入(ru)信号
    •輸(shu)入信号(hao)電壓的(de)幅度應(ying)限制在(zai)CMOS電路電(dian)源電壓(ya)範🌏圍之(zhi)内，以免(mian)引發闩(shuan)鎖；
    •多餘(yu)的輸入(ru)端在任(ren)何情況(kuang)下都不(bu)得懸空(kong)，應适當(dang)的連接(jie)🚶到CMOS電💞路(lu)的電壓(ya)正端或(huo)負端上(shang)；
    •當CMOS電路(lu)由TTL電路(lu)驅動時(shi)，應該在(zai)CMOS電路的(de)輸入端(duan)與VCC之⛷️間(jian)連一個(ge)上拉電(dian)阻；
    •在非(fei)穩态和(he)單穩态(tai)多諧振(zhen)蕩器等(deng)應用中(zhong)，允許CMOS電(dian)路有🏃🏻‍♂️一(yi)定🈲的😍輸(shu)入電流(liu)（通過保(bao)護二極(ji)管），但應(ying)在其輸(shu)入加接(jie)一隻串(chuan)聯電阻(zu)，将輸入(ru)電流限(xian)制在微(wei)安級的(de)水平上(shang)。
    (4) 輸出信(xin)号
    •輸出(chu)電壓的(de)幅度應(ying)限制在(zai)CMOS電路電(dian)源電壓(ya)範圍之(zhi)内，以❓免(mian)引發闩(shuan)鎖；
    •長信(xin)号線應(ying)該由專(zhuan)門爲其(qi)設計的(de)電路驅(qu)動，如線(xian)驅動🏃🏻器(qi)、緩❓沖👈器(qi)等；
    •應避(bi)免在CMOS電(dian)流的輸(shu)出端接(jie)大于500pF的(de)電容負(fu)載；
    •CMOS電路(lu)的扇出(chu)應根據(ju)其輸出(chu)容性負(fu)載量來(lai)确定，通(tong)常可按(an)下式計(ji)算：     
                                      ( 9.6 )
式中(zhong)，FO爲扇出(chu)，CL爲CMOS電路(lu)的額定(ding)容性負(fu)載電容(rong)，0.8是容性(xing)負載的(de)降額系(xi)數，CI爲CMOS電(dian)路的額(e)定輸入(ru)電容。
    (5)并(bing)聯應用(yong)
    •除三态(tai)輸出門(men)外，有源(yuan)上拉門(men)不得并(bing)聯連接(jie)。隻有一(yi)種情況(kuang)例外，即(ji)并聯門(men)的所有(you)輸入端(duan)均并聯(lian)在一起(qi)，而且這(zhe)些門電(dian)路封⛱️裝(zhuang)在同一(yi)外殼内(nei)。
    3.線性放(fang)大器應(ying)用設計(ji)規則
    (1) 電(dian)源
    •穩定(ding)性應保(bao)持在±1%之(zhi)内；
    •紋波(bo)系數應(ying)小于1％；
    •電(dian)源初級(ji)應有射(she)頻旁路(lu)；
    (2) 去耦
    •每(mei)使用10塊(kuai)線性集(ji)成電路(lu)就應當(dang)用一個(ge)0.01~0.1μF的射頻(pin)電容器(qi)對電🚶源(yuan)電壓進(jin)行去耦(ou)。去耦電(dian)容的位(wei)置應僅(jin)可能地(di)靠近集(ji)成電🛀🏻路(lu)，二者之(zhi)間的距(ju)離應在(zai)15cm之内🤞。每(mei)塊印制(zhi)電路闆(pan)也應用(yong)一隻容(rong)量更大(da)些的低(di)電感電(dian)容器🔆對(dui)電源進(jin)🧡行去耦(ou)。
    (3) 輸入信(xin)号
    •差模(mo)輸入電(dian)壓和共(gong)模輸入(ru)電壓均(jun)不應超(chao)過它們(men)的最大(da)🔆額定值(zhi)的60％；
    •所有(you)不使用(yong)的輸入(ru)端均應(ying)按照使(shi)功耗最(zui)低的方(fang)式進行(hang)🔆連接；
    •如(ru)果器件(jian)具有兩(liang)個以上(shang)的外部(bu)調整點(dian)，必須多(duo)次調整(zheng)🛀，僅一次(ci)是不行(hang)的。
    (4) 輸出(chu)信号
    •長(zhang)信号線(xian)應該由(you)專門爲(wei)其設計(ji)的電路(lu)驅動，如(ru)線✂️驅動(dong)器、緩📐沖(chong)器等；
    •從(cong)線驅動(dong)器到接(jie)收電路(lu)的信号(hao)回路線(xian)應采用(yong)連續🏃🏻同(tong)軸線或(huo)雙扭線(xian)，其特性(xing)阻抗應(ying)與連接(jie)端口的(de)阻抗相(xiang)匹🆚配。
    4. 線(xian)性電壓(ya)調整器(qi)應用設(she)計規則(ze)
    (1)輸入電(dian)壓
    •輸入(ru)電壓不(bu)應超過(guo)其最大(da)額定值(zhi)的80％；
    •差分(fen)輸入電(dian)壓應該(gai)比推薦(jian)的最小(xiao)電壓大(da)20％，以保持(chi)适🈲當的(de)輸出🔞電(dian)壓。
    (2)輸出(chu)負載
    •最(zui)大輸出(chu)負載不(bu)得超過(guo)其最大(da)額定值(zhi)的80％；
    •如果(guo)器件内(nei)部沒有(you)包含短(duan)路保護(hu)電路，則(ze)應設計(ji)外部短(duan)路保護(hu)電路。
    (3)散(san)熱
    •電壓(ya)調整器(qi)應該安(an)裝散熱(re)器，其散(san)熱面積(ji)應能夠(gou)散掉器(qi)件承受(shou)最大功(gong)率時所(suo)産生的(de)熱量。
9.6.3 印(yin)制電路(lu)闆布線(xian)設計
    目(mu)前電子(zi)元器件(jian)用于各(ge)類電子(zi)設備和(he)系統時(shi)，仍然以(yi)印制電(dian)路闆爲(wei)主要裝(zhuang)配方式(shi)。實踐證(zheng)明，即使(shi)電原🔴理(li)圖設計(ji)正确，印(yin)制電路(lu)闆布線(xian)設計不(bu)當，也會(hui)對器件(jian)的可靠(kao)性産生(sheng)不利的(de)影響。例(li)如，将印(yin)制電路(lu)闆用于(yu)裝配高(gao)速數字(zi)集成電(dian)路時🥰，電(dian)路上出(chu)現的瞬(shun)變電流(liu)通過印(yin)制導線(xian)時，會産(chan)🍉生沖擊(ji)電流📱。如(ru)果印制(zhi)導線的(de)阻抗比(bi)較大，特(te)别是電(dian)感較大(da)時，這種(zhong)沖擊電(dian)流的幅(fu)值會很(hen)大，有可(ke)能對器(qi)件造成(cheng)損害。如(ru)果印制(zhi)闆兩💯條(tiao)細平行(hang)線靠得(de)很近，則(ze)會形成(cheng)信号波(bo)形的延(yan)遲，在傳(chuan)輸線的(de)終端形(xing)成反射(she)噪聲。因(yin)此，在設(she)計印🧑🏾‍🤝‍🧑🏼制(zhi)闆布線(xian)的時候(hou)，應注意(yi)采用正(zheng)🏃🏻确的方(fang)法。
    1. 電磁(ci)兼容性(xing)設計
    電(dian)磁兼容(rong)性（EMC）是指(zhi)電子系(xi)統及其(qi)元部件(jian)在各種(zhong)電磁❤️環(huan)境💋中仍(reng)㊙️能夠協(xie)調、有效(xiao)地進行(hang)工作的(de)能力。EMC設(she)計的💁目(mu)的是既(ji)能抑🈲制(zhi)各🛀種外(wai)來的幹(gan)擾，使電(dian)路和設(she)備在規(gui)定的電(dian)磁環境(jing)中能正(zheng)常工作(zuo)，同時又(you)能減少(shao)其本身(shen)對其它(ta)⭐設備的(de)電磁幹(gan)擾。
    由于(yu)瞬變電(dian)流在印(yin)制線條(tiao)上所産(chan)生的沖(chong)擊幹擾(rao)主要是(shi)由㊙️印制(zhi)導線的(de)電感成(cheng)分造成(cheng)的，因此(ci)，應盡量(liang)減少印(yin)制導線(xian)的電感(gan)🔞量。印制(zhi)導線的(de)電感量(liang)與其長(zhang)度成正(zheng)比，并随(sui)其🐕寬度(du)的增加(jia)而⚽下降(jiang)，故短而(er)粗的導(dao)線對于(yu)抑制🏃🏻幹(gan)擾是有(you)利的。
    時(shi)鍾引線(xian)、行驅動(dong)器或總(zong)線驅動(dong)器的信(xin)号線常(chang)常載有(you)大的瞬(shun)⁉️變電流(liu)，其印制(zhi)導線要(yao)盡可能(neng)地短；而(er)對于電(dian)源線和(he)地線這(zhe)樣的難(nan)以縮短(duan)長度的(de)布線，則(ze)應在🌈印(yin)制闆面(mian)積和線(xian)條密度(du)允許😍的(de)條件下(xia)盡可能(neng)加大布(bu)線的寬(kuan)度。對于(yu)一般電(dian)路，印制(zhi)導線寬(kuan)度選在(zai)1.5mm左右，即(ji)可完全(quan)滿足要(yao)求；對于(yu)集成電(dian)路，可😍選(xuan)爲0.2mm~1.0mm。
    采用(yong)平行走(zou)線可以(yi)減少導(dao)線電感(gan)，但導線(xian)之間的(de)✍️互🌂感㊙️和(he)分布電(dian)容增加(jia)，如果布(bu)局允許(xu)。最好采(cai)用井字(zi)形網狀(zhuang)✊地線結(jie)構，具體(ti)做法是(shi)印制闆(pan)的一面(mian)橫向布(bu)線，另一(yi)面縱向(xiang)布線，然(ran)後🔱在交(jiao)叉孔處(chu)用鉚釘(ding)或金屬(shu)化孔相(xiang)連。
    爲了(le)印制印(yin)制導線(xian)之間的(de)串擾，在(zai)設計布(bu)線時應(ying)盡量避(bi)免長距(ju)離的平(ping)行走線(xian)，盡可能(neng)拉開線(xian)與線之(zhi)間的距(ju)離，信号(hao)線與地(di)線及電(dian)源線盡(jin)可能不(bu)交👉叉。在(zai)使🛀🏻用一(yi)般電路(lu)時♋，印制(zhi)導線間(jian)隔和長(zhang)度設計(ji)可以參(can)考表9.7所(suo)列規則(ze)。在一些(xie)對幹擾(rao)十分敏(min)感的信(xin)号線之(zhi)間可以(yi)設置一(yi)根接地(di)的印制(zhi)線，也可(ke)有效地(di)抑制串(chuan)擾。

爲了(le)抑制出(chu)現在印(yin)制線條(tiao)終端的(de)反射幹(gan)擾，除了(le)特殊需(xu)要之外(wai)，應盡可(ke)能縮短(duan)印制線(xian)的長度(du)和采用(yong)慢速電(dian)✔️路。必要(yao)時可加(jia)終端匹(pi)配，即在(zai)傳輸線(xian)的✂️末端(duan)對地和(he)電🚶源端(duan)各加接(jie)一🌈個相(xiang)同🔴阻值(zhi)的匹配(pei)電阻。根(gen)據經驗(yan)，對一般(ban)速度較(jiao)快的TTL電(dian)路，其印(yin)制線條(tiao)長于10cm以(yi)上時就(jiu)應加終(zhong)端匹配(pei)措施。匹(pi)配電阻(zu)的阻值(zhi)應根據(ju)集成電(dian)路的輸(shu)出⛷️驅動(dong)電流及(ji)吸收電(dian)流的最(zui)大值來(lai)決定。當(dang)使♊用74F系(xi)列的TTL電(dian)路時，匹(pi)配電阻(zu)可采用(yong)330Ω，其等效(xiao)的終端(duan)阻抗爲(wei)165Ω。
    爲了避(bi)免高頻(pin)信号通(tong)過印制(zhi)導線産(chan)生的電(dian)磁輻射(she)，在印💃🏻制(zhi)電路闆(pan)布線時(shi)，還應注(zhu)意以下(xia)要點：
    (1) 盡(jin)量減少(shao)印制導(dao)線的不(bu)連續性(xing)，例如導(dao)線寬度(du)不要突(tu)變，導線(xian)的拐角(jiao)大于90O，禁(jin)止環狀(zhuang)走線等(deng)。這樣也(ye)有利❄️于(yu)提高印(yin)制導線(xian)耐焊接(jie)熱的能(neng)力。
    (2)時鍾(zhong)信号引(yin)線最容(rong)易産生(sheng)電磁輻(fu)射幹擾(rao)，走線時(shi)🏃🏻‍♂️應與地(di)線回路(lu)相靠近(jin)，不要在(zai)長距離(li)内與信(xin)号線并(bing)行。
    (3)總線(xian)驅動器(qi)應緊挨(ai)其欲驅(qu)動的總(zong)線。對于(yu)那些離(li)開印制(zhi)電路闆(pan)的引線(xian)，驅動器(qi)應緊挨(ai)着連接(jie)器。
    (4)數據(ju)總線的(de)布線應(ying)每兩根(gen)信号線(xian)之間夾(jia)一根信(xin)号地線(xian)🈲。最好是(shi)緊挨着(zhe)最不重(zhong)要的地(di)址引線(xian)放置地(di)回路，因(yin)爲後👅者(zhe)常載有(you)高頻電(dian)流。
(5)在印(yin)制闆布(bu)置高速(su)、中速和(he)低速邏(luo)輯電路(lu)時，應按(an)照🈲圖9.41的(de)方式排(pai)列器件(jian)。

  2. 接地設(she)計
隻要(yao)布局許(xu)可，印制(zhi)闆最好(hao)做成大(da)平面接(jie)地方式(shi)，即印制(zhi)闆的🤞一(yi)面全部(bu)用銅箔(bo)做成接(jie)地平面(mian)，則另一(yi)面作爲(wei)信号💋布(bu)線。這樣(yang)做有許(xu)多好處(chu)：
    (1)大接地(di)平面可(ke)以降低(di)印制電(dian)路的對(dui)地阻抗(kang)，有效地(di)抑制👄印(yin)制闆另(ling)一面信(xin)号線之(zhi)間的幹(gan)擾和噪(zao)聲。例如(ru)，由于平(ping)行導線(xian)之間🛀🏻的(de)分布電(dian)容在導(dao)線接近(jin)接地平(ping)⭐面時會(hui)變小，因(yin)此大接(jie)地平面(mian)可使印(yin)制線之(zhi)間的串(chuan)擾明顯(xian)削弱。
    (2)大(da)接地平(ping)面起着(zhe)電磁屏(ping)蔽和靜(jing)電屏蔽(bi)的作用(yong)，可減🔞少(shao)外界對(dui)電路的(de)高頻輻(fu)射幹擾(rao)以及減(jian)少電路(lu)對外界(jie)的㊙️高頻(pin)輻射幹(gan)擾。
(3)大接(jie)地平面(mian)還有良(liang)好散熱(re)效果，其(qi)大面積(ji)的銅箔(bo)尤🌍如⚽金(jin)屬散熱(re)片，迅速(su)向外界(jie)散發印(yin)制電路(lu)闆中🤞的(de)熱量。

 如(ru)果無法(fa)采用大(da)接地平(ping)面，則應(ying)在印制(zhi)電路闆(pan)的周圍(wei)🔞設計🚶接(jie)地總線(xian)，接地總(zong)線的兩(liang)端接到(dao)系統的(de)公共接(jie)地點上(shang)。接地🙇🏻總(zong)線應盡(jin)可能地(di)寬，其寬(kuan)度至少(shao)應爲2.5mm。
    數(shu)字電路(lu)部分與(yu)模拟電(dian)路部分(fen)以及小(xiao)信号電(dian)路和大(da)功率😄電(dian)路應該(gai)分别并(bing)行饋電(dian)。數字地(di)與模拟(ni)地在内(nei)部不得(de)相連，屏(ping)蔽地與(yu)電源地(di)分别設(she)置，去耦(ou)濾波電(dian)容應就(jiu)近接♌地(di)。
    3. 熱設計(ji)
    從有利(li)于散熱(re)的角度(du)出發，印(yin)制闆最(zui)好是直(zhi)立安裝(zhuang)🏃🏻，闆與闆(pan)之間的(de)距離一(yi)般不要(yao)小于2cm，而(er)且元器(qi)件在印(yin)制闆上(shang)的排列(lie)方式應(ying)遵循一(yi)定的規(gui)則：
    (1)對于(yu)采用自(zi)由對流(liu)空氣冷(leng)卻方式(shi)的設備(bei)，最好是(shi)将集成(cheng)電🔞路（或(huo)其他元(yuan)器件）安(an)縱長方(fang)式排列(lie)，如圖9.42 (a)所(suo)示；對于(yu)采用強(qiang)制空氣(qi)冷卻（如(ru)用風扇(shan)冷卻）的(de)設備，則(ze)應🌂按橫(heng)長方式(shi)配置，如(ru)圖9.42 (b)所示(shi)。
    (2)同一塊(kuai)印制闆(pan)上的元(yuan)器件應(ying)盡可能(neng)按其發(fa)熱量大(da)小及📱耐(nai)熱程度(du)分區排(pai)列，發熱(re)量小或(huo)耐熱性(xing)差的元(yuan)器件🛀（如(ru)小信号(hao)晶體管(guan)、小規模(mo)集成電(dian)路、電解(jie)🆚電容器(qi)等）放在(zai)㊙️冷卻氣(qi)流的最(zui)上遊（入(ru)口處），發(fa)熱量🍉大(da)或耐熱(re)性好的(de)元器件(jian)（如功率(lü)晶體管(guan)、大規模(mo)集成電(dian)路等）放(fang)在冷卻(que)氣流💁的(de)最下遊(you)（出口處(chu)）。
    (3)在水平(ping)方向上(shang)，大功率(lü)器件盡(jin)量靠近(jin)印制闆(pan)邊沿布(bu)置，以便(bian)縮♈短傳(chuan)熱途徑(jing)；在垂直(zhi)方向上(shang)，大功率(lü)器件盡(jin)量靠近(jin)印制闆(pan)上方⭐布(bu)置，以便(bian)減少這(zhe)些器件(jian)♻️工作時(shi)對其它(ta)元器件(jian)溫度的(de)影響。
(4)溫(wen)度敏感(gan)器件最(zui)好安置(zhi)在溫度(du)最低的(de)區域（如(ru)設備的(de)底❓部），千(qian)萬不要(yao)将它放(fang)在發熱(re)元器件(jian)的正上(shang)方，多個(ge)器件最(zui)好是在(zai)水♉平面(mian)上交錯(cuo)布局。
設(she)備内印(yin)制闆的(de)散熱主(zhu)要依靠(kao)空氣流(liu)動，所以(yi)在設計(ji)時要研(yan)究空氣(qi)流動路(lu)徑，合理(li)配置元(yuan)器件或(huo)印制電(dian)路闆。空(kong)氣流動(dong)時總是(shi)趨向于(yu)阻力小(xiao)的地方(fang)流動，所(suo)以在印(yin)制電路(lu)闆上配(pei)置元器(qi)件時，要(yao)避免在(zai)某個區(qu)域留有(you)🐉較大的(de)空域。如(ru)圖9.43 (a)所示(shi)的那樣(yang)，冷卻空(kong)氣大多(duo)從此空(kong)域中流(liu)走，而元(yuan)♈器件密(mi)集區域(yu)很少有(you)空🏃🏻‍♂️氣流(liu)過，這樣(yang)散熱效(xiao)果就大(da)大降低(di)。如果象(xiang)圖9.43 (b)那樣(yang)在空域(yu)中加上(shang)一排器(qi)件，雖然(ran)裝配密(mi)度提高(gao)了，但由(you)于冷卻(que)空氣的(de)通路阻(zu)🔆抗均勻(yun)，使空氣(qi)流動也(ye)絕緣，從(cong)而使💃🏻散(san)熱效👄果(guo)改善。整(zheng)機中多(duo)塊印制(zhi)電路闆(pan)的配置(zhi)也應注(zhu)意同樣(yang)問題。
 
大(da)量實踐(jian)經驗表(biao)明，采用(yong)合理的(de)元器件(jian)排列方(fang)式，可以(yi)🆚有效❄️地(di)🐕降低印(yin)制電路(lu)的溫升(sheng)，從而使(shi)器件及(ji)📞設備的(de)故障率(lü)📐明顯下(xia)降。
    此外(wai)，在高可(ke)靠應用(yong)場合，應(ying)該采用(yong)銅箔厚(hou)一些的(de)印制電(dian)路闆基(ji)材，這不(bu)僅可以(yi)增強印(yin)制闆的(de)散熱能(neng)力，而且(qie)有利于(yu)降低印(yin)制導線(xian)的電阻(zu)值，提高(gao)機械強(qiang)度。如選(xuan)用銅箔(bo)厚度爲(wei)70μm的印制(zhi)闆，相對(dui)于銅箔(bo)厚度爲(wei)35μm的印制(zhi)闆，印🔞制(zhi)導線的(de)💞電阻值(zhi)可降低(di)1/2，散熱能(neng)力可增(zeng)加一倍(bei)，而且在(zai)容易遭(zao)受劇烈(lie)的振動(dong)和沖擊(ji)的環境(jing)中，不容(rong)易出現(xian)斷線之(zhi)類的機(ji)械🔞故障(zhang)。
    〔實例〕集(ji)成電路(lu)在印制(zhi)闆上的(de)排列方(fang)式對其(qi)溫升的(de)影響
圖(tu)9.44給出了(le)大規模(mo)集成電(dian)路（LSI）和小(xiao)規模集(ji)成電路(lu)（SSI）混合安(an)♍裝🈲情況(kuang)下的兩(liang)種排列(lie)方式，LSI的(de)功耗爲(wei)1.5W，SSI的功耗(hao)爲0.3W。實測(ce)結果表(biao)明，圖9.44(a)所(suo)示✂️方式(shi)使LSI的溫(wen)升達50℃，而(er)圖9.44 (b)輻射(she)導緻的(de)LSI的溫升(sheng)爲40℃，顯然(ran)采納後(hou)面一種(zhong)方式對(dui)降低LSI的(de)失效率(lü)更爲有(you)㊙️利。

   這個(ge)例子也(ye)說明，應(ying)該盡可(ke)能地使(shi)印制闆(pan)上元器(qi)件的溫(wen)升趨于(yu)均勻，這(zhe)有助于(yu)降低印(yin)制闆上(shang)的器🥵件(jian)的溫度(du)🈚峰值。 

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